盾構

[拼音]：hubu jinshu-yanghuawu-bandaoti jicheng dianlu

[英文]：complementary MOS integrated circuit

基本單元電路反相器由N溝道和P溝道 MOS場效應電晶體對管（見P溝道金屬-氧化物-半導體積體電路和N溝道金屬-氧化物-半導體積體電路）構成，以推輓形式工作，能實現一定邏輯功能的積體電路，簡稱CMOS。單元電路如圖1。CMOS電路的特點是：

（1）靜態功耗低，每門功耗為納瓦級；

（2）邏輯擺幅大，近似等於電源電壓；

（3）抗干擾能力強，直流噪聲容限達邏輯擺幅的35％左右；

（4）可在較廣泛的電源電壓範圍內工作，便於與其他電路介面；

（5）速度快，門延遲時間達納秒級；

（6）在類比電路中應用，其效能比NMOS電路好；

（7）與NMOS電路相比，整合度稍低；

（8）有“自鎖效應”，影響電路正常工作。

根據工藝的不同，CMOS電路可分為二類：

（1）體矽CMOS電路已由初期的鋁柵隔離環工藝發展成為矽柵等平面氧化物隔離工藝（見隔離技術）；

（2）藍寶石上外延矽CMOS電路，與體矽工藝相比，具有結電容和寄生電容小、功耗低、傳輸延遲小、封裝密度高、抗輻射力強、無自鎖效應和設計靈活等優點，但也有寄生邊緣漏電和背溝道漏電、遷移率低、懸浮襯底引起的電荷儲存效應等缺點。圖2為上述兩種CMOS電路結構示意圖。

高效能CMOS電路（見高效能金屬-氧化物-半導體積體電路）是CMOS電路和NMOS電路相結合的電路形式，在P型矽襯底上製作N阱的CMOS電路，可與NMOS電路在同一晶片上實現相容，從而獲得高整合度和低功耗。這為超大規模積體電路降低功耗提供了有效途徑。

參考書目

史常忻：《CMOS積體電路》，江蘇科學技術出版社，南京，1979。