電路設計要注意的誤區
電路設計難免會出錯，如何預防是關鍵，那麼你對關於電路設計的誤區有哪些有興趣嗎?下面就由小編為你帶來分析，希望你喜歡。
電路設計要注意的十四個誤區
誤區一：這板子的PCB 設計要求不高，就用細一點的線，自動布吧。
點評：自動佈線必然要佔用更大的PCB 面積，同時產生比手動佈線多好多倍的過孔，在批量很大的產品中，PCB 廠家降價所考慮的因素除了商務因素外，就是線寬和過孔數量，它們分別影響到PCB 的成品率和鑽頭的消耗數量，節約了供應商的成本，也就給降價找到了理由。
誤區二：這些匯流排訊號都用電阻拉一下，感覺放心些。
點評：訊號需要上下拉的原因很多，但也不是個個都要拉。上下拉電阻拉一個單純的輸入訊號，電流也就幾十微安以下，但拉一個被驅動了的訊號，其電流將達毫安級，現在的系統常常是地址資料各32位，可能還有244/245 隔離後的匯流排及其它訊號，都上拉的話，幾瓦的功耗就耗在這些電阻上了。
誤區三：CPU 和FPGA的這些不用的I/O 口怎麼處理呢?先讓它空著吧，以後再說。
點評：不用的I/O 口如果懸空的話，受外界的一點點干擾就可能成為反覆振盪的輸入訊號了，而MOS 器件的功耗基本取決於閘電路的翻轉次數。如果把它上拉的話，每個引腳也會有微安級的電流，所以最好的辦法是設成輸出***當然外面不能接其它有驅動的訊號***。
誤區四：這款FPGA還剩這麼多門用不完，可盡情發揮吧。
點評：FGPA的功耗與被使用的觸發器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100 倍。儘量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。
誤區五：這些小晶片的功耗都很低，不用考慮。
點評：對於內部不太複雜的晶片功耗是很難確定的，它主要由引腳上的電流確定，一個ABT16244，沒有負載的話耗電大概不到1 毫安，但它的指標是每個腳可驅動60毫安的負載***如匹配幾十歐姆的電阻***，即滿負荷的功耗最大可達60*16=960mA ，當然只是電源電流這麼大，熱量都落到負載身上了。
誤區六：儲存器有這麼多控制訊號，我這塊板子只需要用OE和WE訊號就可以了，片選就接地吧，這樣讀操作時資料出來得快多了。
點評：大部分儲存器的功耗在片選有效時***不論OE和WE如何***將比片選無效時大100 倍以上，所以應儘可能使用CS來控制晶片，並且在滿足其它要求的情況下儘可能縮短片選脈衝的寬度。
誤區七：這些訊號怎麼都有過沖啊?只要匹配得好，就可消除了。
點評：除了少數特定訊號外***如100BASE-T 、CML ***，都是有過沖的，只要不是很大，並不一定都需要匹配，即使匹配也並非要匹配得最好。象TTL 的輸出阻抗不到50歐姆，有的甚至20歐姆，如果也用這麼大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外訊號幅度也將小得不能用，再說一般訊號在輸出高電平和輸出低電平時的輸出阻抗並不相同，也沒辦法做到完全匹配。所以對TTL 、LVDS、422 等訊號的匹配只要做到過沖可以接受即可。
誤區八：降低功耗都是硬體人員的事，與軟體沒關係。
點評：硬體只是搭個舞臺，唱戲的卻是軟體，總線上幾乎每一個晶片的訪問、每一個訊號的翻轉差不多都由軟體控制的，如果軟體能減少外存的訪問次數***多使用暫存器變數、多使用內部CACHE 等***、及時響應中斷***中斷往往是低電平有效並帶有上拉電阻***及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。
誤區九：CPU 用大一點的CACHE ，就應該快了。
點評：CACHE 的增大，並不一定就導致系統性能的提高，在某些情況下關閉CACHE 反而比使用CACHE 還快。原因是搬到CACHE 中的資料必須得到多次重複使用才會提高系統效率。所以在通訊系統中一般只打開指令CACHE ，資料CACHE 即使開啟也只侷限在部分儲存空間，如堆疊部分。同時也要求程式設計要兼顧CACHE 的容量及塊大小，這涉及到關鍵程式碼迴圈體的長度及跳轉範圍，如果一個迴圈剛好比CACHE 大那麼一點點，又在反覆迴圈的話，那就慘了。
誤區十：儲存器介面的時序都是廠家預設的配置，不用修改的。
點評：BSP 對儲存器介面設定的預設值都是按最保守的引數設定的，在實際應用中應結合匯流排工作頻率和等待週期等引數進行合理調配。有時把頻率降低反而可提高效率，如RAM 的存取週期是70ns，匯流排頻率為40M 時，設3 個週期的存取時間，即75ns即可;若匯流排頻率為50M 時，必須設為4 個週期，實際存取時間卻放慢到了80ns。
誤區十一：這個CPU 帶有DMA 模組，用它來搬資料肯定快。
點評：真正的DMA 是由硬體搶佔匯流排後同時啟動兩端裝置，在一個週期內這邊讀，那邊寫。但很多嵌入CPU 內的DMA 只是模擬而已，啟動每一次DMA 之前要做不少準備工作***設起始地址和長度等***，在傳輸時往往是先讀到晶片內暫存，然後再寫出去，即搬一次資料需兩個時鐘週期，比軟體來搬要快一些***不需要取指令，沒有迴圈跳轉等額外工作***，但如果一次只搬幾個位元組，還要做一堆準備工作，一般還涉及函式呼叫，效率並不高。所以這種DMA 只對大資料塊才適用。
誤區十二：100M的資料匯流排應該算高頻訊號，至於這個時鐘訊號頻率才8K，問題不大。
點評：資料匯流排的值一般是由控制訊號或時鐘訊號的某個邊沿來取樣的，只要針對這個邊沿保持足夠的建立時間和保持時間即可，此範圍之外有干擾也罷過沖也罷都不會有多大影響***當然過沖最好不要超過晶片所能承受的最大電壓值***，但時鐘訊號不管頻率多低***其實頻譜範圍是很寬的***，它的邊沿才是關鍵的，必須保證其單調性，並且跳變時間需在一定範圍內。
誤區十三：既然是數字訊號，邊沿當然是越陡越好。
點評：邊沿越陡，其頻譜範圍就越寬，高頻部分的能量就越大;頻率越高的訊號就越容易輻射***如微波電臺可做成手機，而長波電臺很多國家都做不出來***，也就越容易干擾別的訊號，而自身在導線上的傳輸質量卻變得越差，因此能用低速晶片的儘量使用低速晶片。
誤區十四：訊號匹配真麻煩，如何才能匹配好呢?
點評：總的原則是當訊號在導線上的傳輸時間超過其跳變時間時，訊號的反射問題才顯得重要。訊號產生反射的原因是線路阻抗的不均勻造成的，匹配的目的就是為了使驅動端、負載端及傳輸線的阻抗變得接近，但能否匹配得好，與訊號線在PCB 上的拓撲結構也有很大關係，傳輸線上的一條分支、一個過孔、一個拐角、一個接外掛、不同位置與地線距離的改變等都將使阻抗產生變化，而且這些因素將使反射波形變得異常複雜，很難匹配，因此高速訊號僅使用點到點的方式，儘可能地減少過孔、拐角等問題。
類比電路設計要注意的十二個誤區
***1***為了獲得具有良好穩定性的反饋電路，通常要求在反饋環外面使用一個小電阻或扼流圈給容性負載提供一個緩衝。
***2***積分反饋電路通常需要一個小電阻***約560歐***與每個大於10pF的積分電容串聯。
***3***在反饋環外不要使用主動電路進行濾波或控制EMC的RF頻寬，而只能使用被動元件***最好為RC電路***。僅僅在運放的開環增益比閉環增益大的頻率下，積分反饋方法才有效。在更高的頻率下，積分電路不能控制頻率響應。
***4***為了獲得一個穩定的線性電路，所有連線必須使用被動濾波器或其他抑制方法***如光電隔離***進行保護。
***5***使用EMC濾波器，並且與IC相關的濾波器都應該和本地的0V參考平面連線。
***6***在外部電纜的連線處應該放置輸入輸出濾波器，任何在沒有遮蔽系統內部的導線連線處都需要濾波，因為存在天線效應。另外，在具有數字訊號處理或開關模式的變換器的遮蔽系統內部的導線連線處也需要濾波。
***7***在模擬IC的電源和地參考引腳需要高質量的RF去耦，這一點與數字IC一樣。但是模擬IC通常需要低頻的電源去耦，因為模擬元件的電源噪聲抑制比***PSRR***在高於1KHz後增加很少。在每個運放、比較器和資料轉換器的模擬電源走線上都應該使用RC或LC濾波。電源濾波器的拐角頻率應該對器件的PSRR拐角頻率和斜率進行補償，從而在整個工作頻率範圍內獲得所期望的PSRR 。
***8***對於高速模擬訊號，根據其連線長度和通訊的最高頻率，傳輸線技術是必需的。即使是低頻訊號，使用傳輸線技術也可以改善其抗干擾性，但是沒有正確匹配的傳輸線將會產生天線效應。
***9***避免使用高阻抗的輸入或輸出，它們對於電場是非常敏感的。
***10***由於大部分的輻射是由共模電壓和電流產生的，並且因為大部分環境的電磁干擾都是共模問題產生的，因此在類比電路中使用平衡的傳送和接收***差分模式***技術將具有很好的EMC效果，而且可以減少串擾。平衡電路***差分電路***驅動不會使用0V參考系統作為返回電流回路，因此可以避免大的電流環路，從而減少RF輻射。
***11***比較器必須具有滯後***正反饋***，以防止因為噪聲和干擾而產生的錯誤的輸出變換，也可以防止在斷路點產生振盪。不要使用比需要速度更快的比較器***將dV/dt保持在滿足要求的範圍內，儘可能低***。
***12***有些模擬IC本身對射頻場特別敏感，因此常常需要使用一個安裝在PCB上，並且與PCB的地平面相連線的小金屬遮蔽盒，對這樣的模擬元件進行遮蔽。注意，要保證其散熱條。