微電子封裝技術論文

　　微電子封裝技術大大促進了MCM的發展和推廣應用。下面是小編整理的電子封裝技術論文，希望你能從中得到感悟!

　　電子封裝技術論文篇一

　　論微電子封裝技術的發展趨勢

　　【摘 要】本文論述了微電子封裝技術的發展歷程，發展現狀和發展趨勢，主要介紹了幾種重要的微電子封裝技術，包括：BGA 封裝技術、CSP封裝技術、SIP封裝技術、3D封裝技術、MCM封裝技術等。

　　【關鍵詞】微電子技術;封裝;發展趨勢

　　一、微電子封裝的發展歷程

　　IC封裝的引線和安裝型別有很多種，按封裝安裝到電路板上的方式可分為通孔插入式***TH***和表面安裝式***SM***，或按引線在封裝上的具體排列分為成列、四邊引出或面陣排列。微電子封裝的發展歷程可分為三個階段：第一階段：上世紀70 年代以插裝型封裝為主，70 年代末期發展起來的雙列直插封裝技術***DIP***。第二階段：上世紀80 年代早期引入了表面安裝***SM***封裝。比較成熟的型別有模塑封裝的小外形***SO***和PLCC 型封裝、模壓陶瓷中的Cerquad、層壓陶瓷中的無引線式載體***LLCC***和有引線片式載體***LDCC***。PLCC，Cerquad，LLCC和LDCC都是四周排列類封裝， 其引線排列在封裝的所有四邊。第三階段：上世紀90 年代， 隨著整合技術的進步、裝置的改進和深亞微米技術的使用，LSI，vLSI，uLSI相繼出現， 對積體電路封裝要求更加嚴格，i/o引腳數急劇增加， 功耗也隨之增大， 因此， 積體電路封裝從四邊引線型向平面陣列型發展，出現了球柵陣列封裝***BGA***，並很快成為主流產品。

　　二、新型微電子封裝技術

　　***一***焊球陣列封裝***BGA***

　　陣列封裝***BGA***是世界上九十年代初發展起來的一種新型封裝。BGA封裝的i/o端子以圓形或柱狀焊點按陣列形式分佈在封裝下面，BGA技術的優點是：i/o引腳數雖然增加了，但引腳間距並沒有減小反而增加了，從而提高了組裝成品率;雖然它的功耗增加，但BGA能用可控塌陷晶片法焊接，從而可以改善它的電熱效能;厚度和重量都較以前的封裝技術有所減少;寄生引數減小，訊號傳輸延遲小，使用頻率大大提高;組裝可用共面焊接，可靠性高。

　　這種BGA的突出的優點：1.電效能更好：BGA用焊球代替引線，引出路徑短，減少了引腳延遲、電阻、電容和電感;2.封裝密度更高;由於焊球是整個平面排列，因此對於同樣面積，引腳數更高。例如邊長為31mm的BGA，當焊球節距為1mm時有900只引腳，相比之下，邊長為32mm，引腳節距為0.5mm的qfp只有208只引腳;3.BGA的節距為1.5mm、1.27mm、1.0mm、0.8mm、0.65mm和0.5mm，與現有的表面安裝工藝和裝置完全相容，安裝更可靠;4.由於焊料熔化時的表面張力具有 “自對準”效應，避免了傳統封裝引線變形的損失，大大提高了組裝成品率;5.BGA引腳牢固，轉運方便;6.焊球引出形式同樣適用於多晶片元件和系統封裝。因此，BGA得到爆炸性的發展。BGA因基板材料不同而有塑料焊球陣列封裝***pBGA***，陶瓷焊球陣列封裝***cBGA***，載帶焊球陣列封裝***tBGA***，帶散熱器焊球陣列封裝***eBGA***，金屬焊球陣列封裝***mBGA***，還有倒裝晶片焊球陣列封裝***fcBGA***。PQFP可應用於表面安裝，這是它的主要優點。

　　***二***晶片尺寸封裝***CSP***

　　CSP***chip scale package***封裝，是晶片級封裝的意思。CSP封裝最新一代的記憶體晶片封裝技術，其技術性能又有了新的提升。CSP封CSP封裝裝可以讓芯片面積與封裝面積之比超過1：1.14，已經相當接近1：1的理想情況，絕對尺寸也僅有32平方毫米，約為普通的BGA的1/3，僅僅相當於tSOp記憶體芯片面積的1/6。與BGA封裝相比，同等空間下CSP封裝可以將儲存容量提高三倍。

　　晶片尺寸封裝***CSP***和BGA是同一時代的產物，是整機小型化、便攜化的結果。LSI晶片封裝面積小於或等於LSI芯片面積120%的封裝稱為CSP。由於許多CSP採用BGA的形式，所以最近兩年封裝界權威人士認為，焊球節距大於等於lmm的為BGA，小於lmm的為CSP。由於CSP具有更突出的優點：1.近似晶片尺寸的超小型封裝;2.保護裸晶片;3.電、熱性優良;4.封裝密度高;5.便於測試和老化;6.便於焊接、安裝和修整更換。

　　一般地CSP，都是將圓片切割成單個IC晶片後再實施後道封裝的，而wlCSP則不同，它的全部或大部分工藝步驟是在已完成前工序的矽圓片上完成的，最a後將圓片直接切割成分離的獨立器件。CSP封裝記憶體晶片的中心引腳形式有效地縮短了訊號的傳導距離，其衰減隨之減少，晶片的抗干擾、抗噪效能也能得到大幅提升。CSP技術是在電子產品的更新換代時提出來的，它的目的是在使用大晶片***晶片功能更多，效能更好，晶片更復雜***替代以前的小晶片時，其封裝體佔用印刷板的面積保持不變或更小。

　　wlCSP所涉及的關鍵技術除了前工序所必須的金屬澱積技術、光刻技術、蝕刻技術等以外，還包括重新佈線***RDL***技術和凸點製作技術。通常晶片上的引出端焊盤是排到在管芯周邊的方形鋁層，為了使WLP適應了SMt二級封裝較寬的焊盤節距，需將這些焊盤重新分佈，使這些焊盤由晶片周邊排列改為晶片有源面上陣列排布，這就需要重新佈線***RDL***技術。

　　三、微電子封裝技術的發展趨勢

　　微電子封裝技術是90年代以來在半導體積體電路技術、混合積體電路技術和表面組裝技術***SMt***的基礎上發展起來的新一代電子組裝技術。多晶片元件***MCM***就是當前微組裝技術的代表產品。它將多個積體電路晶片和其他片式元器件組裝在一塊高密度多層互連基板上，然後封裝在外殼內，是電路元件功能實現系統級的基礎。CSP的出現解決了KGD問題，CSP不但具有裸晶片的優點，還可象普通晶片一樣進行測試老化篩選，使MCM 的成品率才有保證，大大促進了MCM的發展和推廣應用。目前MCM已經成功地用於大型通用計算機和超級巨型機中，今後將用於工作站、個人計算機、醫用電子裝置和汽車電子裝置等領域。

　　四、結束語

　　從以上介紹可以看出，微電子封裝，特別是BGA、CSP、SIP、3D、MCM 等先進封裝對SMt的影響是積極的，當前更有利於SMt的發展，將來也會隨著基板技術的提高，新工藝、新材料、新技術、新方法的不斷出現，促進SMt向更高水平發展。

　　電子封裝技術論文篇二

　　微電子封裝金絲倒裝鍵合的微織構、組織及效能

　　【摘要】 採用EBSD取向成像技術 研究 了各工藝引數***功率、載荷、超聲作用時間***對倒裝鍵合組織及微織構的 影響 ，並與對應的剪下效能值進行比較。結果表明，功率的影響最顯著，它可在增大形變數的同時提高鍵合強度;負荷加大形變數，但提高介面結合強度的效果不顯著;超聲持續的時間不明顯提高形變數，但能在一定程度上提高介面強度。超聲是通過軟化金屬，加強介面擴散的方式提高鍵合強度;超聲的存在使取向變化的速度變慢。

　　【關鍵詞】 金 倒裝鍵合 EBSD 微織構

　　Microtextures, microstructures and properties of Au flip

　　Abstract: The effects of different bonding parameters on the deformation, microstructures and microtextures of gold flip chip bonds were analyzed using EBSD technique and compared with the shear test properties. Results indicated that the power increased both deformation and interface bondability; Load increased mainly deformation but less improved bondability. Duration of ultrasonic vibration enhanced bondability but less affected deformation amount. The effect of ultrasonic vibration is the softening of metals and the strengthening of diffusion through grain boundaries, but it reduced the orientation changes.

　　Key words: gold; flip chip bonding; EBSD; microtexture

　　引言微 電子 封裝中超聲鍵合工藝引數對鍵合強度的影響已有大量研究[1-3]，一般認為影響其鍵合強度的主要因素是超聲功率、鍵合壓力和鍵合時間。由於這些引數主要通過改變金絲球與晶片焊盤間介面上的摩擦行為而起作用，必然會引起焊點組織及織構的變化，這些變化到 目前 尚不清楚。此外，金絲球鍵合與倒裝鍵合形變方式與形變數都有很大差異，其形變組織與微織構就會不同，它們也會影響焊點強度、剛度、電阻率和組織穩定性。織構的不同會影響彈性模量及拉拔時的介面強度、晶體缺陷的多少一方面產生加工硬化，提高強度，另一方面影響電阻;含大量晶體缺陷的組織是熱力學不穩定的，可加速原子的擴散，也會造成後續時效時軟化速度的不同。倒裝鍵合的受力狀態和應變速率都與常規的低應變速率下的單向均勻壓縮不同，鍵合過程中會有一系列的微織構變化。本文 分析 了功率、負荷、時間對形變組織和取向變化的影響;另外通過剪下力試驗，對比了各引數對鍵合強度的影響區別;討論了金絲球凸點鍵合與倒裝鍵合形變組織及微織構的最大差異。

　　1樣品製備

　　試驗樣品為直徑為1 mil***25?4 μm***鍵合金絲，經電子火花***EFO***形成金絲球，再經過Eagle60?XL金絲球鍵合機形成金絲球凸點，倒裝焊點是在AD819?11TS焊接機上形成的。各種焊點均採用樹脂鑲樣，然後經過磨樣、機械拋光，最後採用離子轟擊的 方法 達到EBSD試驗樣品要求。利用高分辨場發射掃描電鏡ZEiss Suppra 1530及HKL?Channel 5 EBSD系統進行取向成像分析。

　　2結果及分析

　　2?1超聲功率的影響圖1***a***為不同超聲功率下樣品的形變數和效能的關係曲線。可見功率由0?2 W增大到0?7 W後，因功率增大而導致的鍵合樣品形變數增加~20%，總形變數達70%。效能也由無功率時的不能鍵合增加到2400 gf***注：這是幾個樣品的總值***，並且未出現下降。圖2為各樣品的取向成像，紅色為〈111〉‖壓縮軸的取向，黃色為〈100〉取向，藍色為〈110〉取向。前兩種主要是原始取向，後者是壓縮變形的穩定取向。組織形貌顯示，原始柱狀晶被完全壓扁。〈110〉區域明顯增多。圖1***b***為各樣品不同織構的定量結果，可見，因超聲軟化作用提高形變數使〈110〉增加約12?5%。形變不均勻性還表現在兩側的形變數明顯小。圖1不同超聲功率下樣品的形變數和效能的關係曲線***a***及對取向的影響***b***

　　圖2不同功率下樣品的取向成像; 紅色:〈111〉,黃色〈100〉;藍色〈110〉

　　2?2載荷的影響圖3***a***為不同載荷下樣品的形變數及效能變化的曲線。可見，負荷從800 gf增至1600 gf時，形變數只增加7%，增加幅度較小，不如功率的影響大。效能變化不大，有微弱的先增加後減小的趨勢。由於形變數增加就不大，所以還不能說，形變數影響小。與圖1的效能資料相比，還未達到最佳鍵合強度。即使形變數達到70%，也難以達到提高超聲作用的效果。圖4給出不同載荷下樣品的取向成像。也明顯看出，載荷變化的範圍小，形變數變化也不大，形變組織比較相似。從定量資料看***圖3***b******，〈110〉織構含量在下降。這應屬於波動。組織上的另一特點是，下側中心部位為原始金凸點的尾部，即自由球下的熱影響細晶區。倒裝鍵合時，該部位所受變形量最大，這也是要鍵合的介面，因此，大量的晶體缺陷會促進擴散鍵合。與 文獻 3資料相比，本實驗所用力是很大的。圖3載荷對形變數、剪下強度***a***及織構百分數***b***的影響

　　圖4不同載荷下鍵合樣品的取向成像

　　2?3超聲作用時間的 影響 圖5***a***給出不同超聲作用時間對形變數及鍵合強度的影響。在實驗所用的最短超聲作用時間100 ms，形變數也達到62%，時間增至500 ms後，形變數只增加2%。值得注意的是，介面鍵合強度卻增加了***1650-1400=***250 g;而改變負荷時，形變數增加7%，鍵合強度只在100 gf內波動。所以，超聲作用時間對介面鍵合強度的影響比載荷更大。說明，加速介面附近原子擴散能力更關鍵。圖6給出不同超聲作用時間下樣品取向成像。圖5***b***給出定出的織構組分量。因形變數幾乎沒有變化，該圖〈110〉不斷增加應是波動。因形變數已很大，超聲時間延長主要表現在介面鍵合強度的提高，組織上是反映不出來的。這與小變形量的金絲鍵合不同。

　　3結論

　　採用EBSD取向成像技術檢測不同工藝引數對金絲倒裝鍵合焊點的形變組織與微織構主要結論如下：***1*** 三個工藝引數中，功率及載荷對形變組織影響更顯著，而功率和超聲時間對鍵合強度影響更顯著。原因是超聲波激活了原子，加速擴散。***2*** 倒裝鍵合時形變也是不均勻和不對稱的。原凸點尾巴處形變數最大，原始組織也最細，細晶及大量位錯缺陷促進介面擴散，有利於鍵合。兩側邊緣的形變數小。***3*** 與金絲球鍵合相比，最大的差異是大形變下，晶粒被壓扁，〈110〉取向的出現。

　　【 參考 文獻 】

　　[1]Qi J, Hung N C, Li M, et al. Effect of process parameters on bondability in ultrasonic ball bonding [J]. Scripta Materialia, 2006***54***：293-297.

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　　[4]Jeon I，Chung Q. The study on failure mechanisms of bond pad metal peeling：Part B?Numerical analysis [J]. Microelectronics Reliability, 2003***43***：2055-2064.

　　[5]Rooney D T, Nager D, GEiger D, et al. Evaluation of wire bonding performance, process conditions, and metallurgical integrity of chip on board wire bonds [J]. Microelectronics reliability, 2005***45***：379-390.