佈局傳輸延遲該怎麼計算的
這篇文章主要為大家介紹了在綜合佈線時，我們怎麼去計算佈局傳輸延遲，下面小編介紹了PCB中佈線的傳播延時公式和計算方法，歡迎大家前來閱讀!
傳播延時***tPD***是訊號從一個點傳播到另一個點所需要的時間。傳輸線傳播延時是材料相對介電常數的函式。
微帶佈局傳播延時
您可以使用公式 5 來計算微帶線佈局傳播延時。
公式 5：
帶狀線佈局傳播延時
您可以使用公式 6 來計算帶狀線佈局傳播延時。
公式 6：
圖1 顯示了微帶線和帶狀線傳播延時與相對介電常數的關係。隨著 εr 的增大，傳播延時***tPD***也在增大。
圖1.微帶線和帶狀線傳播延時和相對介電常數的關係
F=0.5/Tr
Tr是訊號的上升時間，一般指訊號從10%上升到90%或從20%上升到80%的時間，是否高頻電路取決於訊號上升/下降沿，而不是時鐘頻率。
F2=1/***Tr×π***> 100M 或者 系統時鐘>50M 或者 採用了上升/下降時間小於5ns的器件或者是數模混合電路 都應按高頻電路設計。
另外還有一個以前別人問沒答對的：
PCB板每單位英寸走線帶來的延時Tpd可按0.167ns估算，即約15.2cm帶來1ns延時。Tr > 4 Tpd才能保證訊號落在安全區。
和文件給出這個資料時沒有討論分佈引數，介質及其它任何引數，是有問題。這個只限於以後面試或筆試時的回答參考，另外水母精華區也有“30cm帶來2ns時延”的說法。
PS：抄一個估算的方法做參考，大家討論一下正確性：
微帶線線寬10mil，覆銅厚度1mil，板間距30mil，介質ε取5***FR4好像是4.5左右吧***
Tpd=1.017×Power******0.456×ε+0.67***,0.5*** ns/ft
=1.747 ns/ft
我忽然發現原來大家實際上就是在計算微帶線相關的一些引數
兩個常被參考的特性阻抗公式：
a.微帶線***microstrip***
Z={87/[sqrt***Er+1.41***]}ln[5.98H/***0.8W+T***] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數***dielectric constant***。此公式必須在0.1<***W/H***<2.0及1<***Er***<15的情況才能應用。
b.帶狀線***stripline***
Z=[60/sqrt***Er***]ln{4H/[0.67π***T+0.8W***]} 其中，H為兩參考平面的距離，並且走線位於兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。
通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經佔到了整個電子系統一定的份量***比如說1/3***，就稱為高速電路。
實際上，訊號邊沿的諧波頻率比訊號本身的頻率高，是訊號快速變化的上升沿與下降沿***或稱訊號的跳變***引發了訊號傳輸的非預期結果。因此，通常約定如果線傳播延時大於1/2數字訊號驅動端的上升時間，則認為此類訊號是高速訊號併產生傳輸線效應。
訊號的傳遞發生在訊號狀態改變的瞬間，如上升或下降時間。訊號從驅動端到接收端經過一段固定的時間，如果傳輸時間小於1/2的上升或下降時間，那麼來自接收端的反射訊號將在訊號改變狀態之前到達驅動端。反之，反射訊號將在訊號改變狀態之後到達驅動端。如果反射訊號很強，疊加的波形就有可能會改變邏輯狀態。
上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大於1/2驅動端的訊號上升時間? 一般地，訊號上升時間的典型值可通過器件手冊給出，而訊號的傳播時間在PCB設計中由實際佈線長度決定。
PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設定的約束多，延時將增大。通常高速邏輯器件的訊號上升時間大約為0.2ns。如果板上有GaAs晶片，則最大布線長度為7.62mm。 設Tr 為訊號上升時間， Tpd 為訊號線傳播延時。如果Tr≥4Tpd，訊號落在安全區域。如果2Tpd≥Tr≥4Tpd，訊號落在不確定區域。如果Tr≤2Tpd，訊號落在問題區域。對於落在不確定區域及問題區域的訊號，應該使用高速佈線方法。
總結
試驗者計算了佈線的要求和等長的計算，大概可以得到線長的差距誤差為600mil以內。2410的Tr=0.2ns [1/500MHz] Tpd = 1/4*Tr = 0.05ns 允許的訊號線差異為： 0.05ns/***0.167ns/英寸*** = 0.2994英寸 = 299.4mil = 7.5mm。